0hmX/am3352-ddr-track-b-byte0-wip-20261007

Partial full-board preview: 11 of 47 DDR signal nets routed; power and interfaces incomplete. Fabrication and electrical release blocked.

Version
0.0.1
License
unset
Stars
0

contracts/ram-ballmap.json

{
  "A1": "VDDQ1",
  "B1": "VSSQ1",
  "C1": "VDDQ2",
  "D1": "VSSQ2",
  "E1": "VSS1",
  "F1": "VDDQ3",
  "G1": "VSSQ3",
  "H1": "VREFDQ",
  "J1": "NC1",
  "K1": "ODT",
  "L1": "NC2",
  "M1": "VSS2",
  "N1": "VDD1",
  "P1": "VSS3",
  "R1": "VDD2",
  "T1": "VSS4",
  "A2": "DQU5",
  "B2": "VDD3",
  "C2": "DQU3",
  "D2": "VDDQ4",
  "E2": "VSSQ4",
  "F2": "DQL2",
  "G2": "DQL6",
  "H2": "VDDQ5",
  "J2": "VSS5",
  "K2": "VDD4",
  "L2": "N_CS",
  "M2": "BA0",
  "N2": "A3",
  "P2": "A5",
  "R2": "A7",
  "T2": "N_RESET",
  "A3": "DQU7",
  "B3": "VSS6",
  "C3": "DQU1",
  "D3": "DMU",
  "E3": "DQL0",
  "F3": "DQSL",
  "G3": "N_DQSl",
  "H3": "DQL4",
  "J3": "N_RAS",
  "K3": "N_CAS",
  "L3": "N_WE",
  "M3": "BA2",
  "N3": "A0",
  "P3": "A2",
  "R3": "A9",
  "T3": "NC3",
  "A7": "DQU4",
  "B7": "N_DQSU",
  "C7": "DQSU",
  "D7": "DQU0",
  "E7": "DML",
  "F7": "DQL1",
  "G7": "VDD5",
  "H7": "DQL7",
  "J7": "CK",
  "K7": "N_CK",
  "L7": "A10",
  "M7": "NC4",
  "N7": "A12",
  "P7": "A1",
  "R7": "A11",
  "T7": "NC5",
  "A8": "VDDQ6",
  "B8": "DQU6",
  "C8": "DQU2",
  "D8": "VSSQ5",
  "E8": "VSSQ6",
  "F8": "DQL3",
  "G8": "VSS7",
  "H8": "DQL5",
  "J8": "VSS8",
  "K8": "VDD6",
  "L8": "ZQ",
  "M8": "VREFCA",
  "N8": "BA1",
  "P8": "A4",
  "R8": "A6",
  "T8": "A8",
  "A9": "VSS9",
  "B9": "VSSQ7",
  "C9": "VDDQ7",
  "D9": "VDD7",
  "E9": "VDDQ8",
  "F9": "VSSQ8",
  "G9": "VSSQ9",
  "H9": "VDDQ9",
  "J9": "NC6",
  "K9": "CKE",
  "L9": "NC7",
  "M9": "VSS10",
  "N9": "VDD8",
  "P9": "VSS11",
  "R9": "VDD9",
  "T9": "VSS12"
}